Welcome to Edge Training SoC Recording Doc!

本文档记录了一个 edge training SoC 的工程实现流程。

背景

RISC-V CPU、基本外设以及总线框架均来自于开源项目 CVA6 。

内容

• 1. CPU 验证
  • 1.1. Setup
  • 1.2. Standalone Simulation
• 2. SoC 集成
  • 2.1. 总线拓扑
  • 2.2. 接入总线
• 3. FPGA 仿真
  • 3.1. 安装 Vivado
  • 3.2. 脚本修改
  • 3.3. 导入源文件
  • 3.4. IP生成
  • 3.5. 管脚约束
  • 3.6. 生成 Bitstream
  • 3.7. 报告
  • 3.8. 综合后仿真
  • 3.9. Bitstream 验证
• 4. Frontend
  • 4.1. Clock
• 5. Backend
  • 5.1. Dummy Fill
• 6. Layout
• 7. Appendix